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图案化工艺包括曝光(Exposure)、显影(Develope)、刻蚀(Etching)和离子注入等流程。其中，刻蚀工艺是光刻（Photo）工艺的下一步，用于去除光刻胶（Photo Resist，PR）未覆盖的底部区域，仅留下所需的图案。这一工艺流程旨在将掩模（Mask）图案固定到涂有光刻胶的晶圆上（曝光→显影）并将光刻胶图案转印回光刻胶下方膜层。随着电路的关键尺寸（Critical Dimension, CD）小型化（2D视角），刻蚀工艺从湿法刻蚀转为干法刻蚀，因此所需的设备和工艺更加复杂。由于积极采用3D单元堆叠方法，刻蚀工艺的核心性能指数出现波动，从而刻蚀工艺与光刻工艺成为半导体制造的重要工艺流程之一。

图1. 沉积和刻蚀技术发展趋势

在晶圆上形成“层（Layer）”的过程称为沉积（化学气相沉积（CVD）、原子层沉积（ALD）和物理气相沉积（PVD）），在所形成的“层“上绘制电路图案的过程称为曝光。刻蚀是沉积和曝光工艺之后在晶圆上根据图案刻化的过程。光刻工艺的作用类似于画一张草图，真正使晶圆发生明显变化的是沉积和刻蚀工艺。

自从半导体出现以来，刻蚀和沉积技术都有了显著发展。而沉积技术Zui引人注目的创新是从沟槽法（Trench）转向堆叠法（Stack），这与20世纪90年代初装置容量从1兆位（Mb）DRAM发展成4兆位（Mb）DRAM相契合。刻蚀技术的一个关键节点是在2010年代初，当时3D NAND闪存单元堆叠层数超过了24层。随着堆叠层数增加到128层、256层和512层，刻蚀工艺已成为技术难度Zui大的工艺之一。

图2. 小型化（2D）与刻蚀方法的发展

在2D（平面结构）半导体小型化和3D（空间结构）半导体堆叠技术的发展过程中,刻蚀工艺也在不断发展变化。在20世纪70年代，2D半导体为主流，电路关键尺寸（CD）从100微米（㎛）迅速下降到10微米（㎛），甚至更低。在此期间，半导体制造流程中的大部分重点工艺技术已经成熟，同时刻蚀技术已经从湿法刻蚀过渡到干法刻蚀。对于层切割技术，Zui先采用的是化学湿法，这是一种相对简单的技术。由于从20世纪70年代早期开始，化学湿法难以满足5微米（㎛）关键尺寸的要求，从而开发出利用等离子体的干法。发展到今天，刻蚀工艺大多采用干法，而湿法刻蚀技术后来发展应用于清洁过程。